РУАЭСТ (RUAEST)
ОБУЧЕНИЕ СТУДЕНТОВ АРХИТЕКТУРЕ ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ С ИСПОЛЬЗОВАНИЕМ ЯЗЫКА VERILOG
В данной статье описывается необходимость рассмотрения внутреннего устройства и принципов работы функциональных блоков процессорного ядра и основных периферийных устройств в процессе обучения архитектуре вычислительных систем с учетом требований образовательных стандартов и используемых в промышленности технологий. Рассмотрены возможность и перспективы использования языка описания оборудования Verilog в процессе обучения студентов архитектуре вычислительных систем. Перечислены основные особенности языка Verilog, имеющие значение для целей обучения. Рассмотрены основные особенности и возможности средств имитационного моделирования цифровых систем на основе HDL-языков. Рассмотрен пример задачи, решаемой студентами в процессе изучения архитектуры вычислительных систем с использованием средств языка Verilog и основанных на нем технологий. В качестве примера использована модель интерфейсного элемента для передачи данных по последовательному каналу связи. Приведен вариант решения задачи, включающий описание изучаемого компонента, технологии тестирования его логической модели с использованием пакета Icarus Verilog, а также варианты наглядного представления результатов тестирования логической модели интерфейса средствами программы GTKWave. Приведен примерный список вопросов и заданий для контроля уровня усвоения учебного материала.